半導體裝置的制作方法

文檔序號:24942235發布日期:2021-05-04 12:46
半導體裝置的制作方法

本公開實施例涉及半導體制造技術,尤其涉及半導體裝置。



背景技術:

半導體裝置用于各種電子應用中,舉例來說,例如個人電腦、手機、數字相機和其他電子設備。半導體裝置的制造通常通過在半導體基底上方依序沉積絕緣層或介電層、導電層和半導體層的材料,并且使用光刻將這些不同材料層圖案化,以在半導體基底上形成電路組件和元件。

半導體產業通過不斷縮減最小部件尺寸來持續提升各種電子組件(例如晶體管、二極管、電阻器、電容器等)的積體密度,這允許將更多部件整合至給定區域中。然而,隨著最小部件尺寸縮減,產生了應被解決的其他問題。



技術實現要素:

根據一些實施例提供半導體裝置。此半導體裝置包含電源導軌;在電源導軌上方的介電層;在介電層上方的第一通道區;在第一通道區上方的第二通道區;在第一通道區和第二通道區上方的柵極堆疊,其中柵極堆疊更設置在第一通道區和第二通道區之間;以及鄰近柵極堆疊并電連接到電源導軌的第一源極/漏極區。

根據另一些實施例提供半導體裝置的制造方法。此方法包含在半導體基底上方依序沉積im电竞官方网站層、第一半導體層、第二半導體層和第三半導體層;移除im电竞官方网站層以形成第一凹槽;在第一凹槽中沉積介電層;形成延伸穿過介電層的外延源極/漏極區;移除第二半導體層以形成第二凹槽;形成在第三半導體層的頂表面以及第三半導體層和第一半導體層的側壁上方延伸的柵極堆疊,其中柵極堆疊填充第二凹槽;使半導體基底的表面薄化以暴露出外延源極/漏極區和介電層;形成連接到外延源極/漏極區的導電接觸件;以及在介電層的與第一半導體層相反的一側上形成背側電源導軌,其中背側電源導軌經由導電接觸件電連接至外延源極/漏極區。

根據又另一些實施例提供半導體裝置。此半導體裝置包含電源導軌;在電源導軌上方的第一通道區;在第一通道區上方的第二通道區;在第一通道區和電源導軌之間延伸的隔離層;在第一通道區、第二通道區和隔離層上方的柵極堆疊,其中柵極堆疊的一部分更設置在第一通道區和第二通道區之間;鄰近柵極堆疊的第一源極/漏極區,第一源極/漏極區延伸穿過隔離層;以及直接接觸電源導軌的接觸插塞,其中接觸插塞將電源導軌電連接到第一源極/漏極區。

附圖說明

通過以下的詳細描述配合說明書附圖,可以更加理解本公開實施例的內容。需強調的是,根據產業上的標準慣例,許多部件并未按照比例繪制,且僅用于說明的目的。事實上,為了能清楚地討論,各種部件的尺寸可能被任意地增加或減少。

圖1以三維示意圖繪示根據一些實施例的納米結構場效晶體管(nanostructurefield-effecttransistor,nano-fet)的范例。

圖2、圖3、圖4、圖5、圖6a、圖6b、圖7、圖8、圖9、圖10、圖11、圖12、圖13、圖14、圖15a、圖15b、圖15c、圖16a、圖16b、圖17a、圖17b、圖18a、圖18b、圖19a、圖19b、圖20a、圖20b、圖21、圖22a、圖22b、圖23a、圖23b、圖24、圖25、圖26、圖27、圖28、圖29、圖30a、圖30b、圖31和圖32是根據一些實施例的納米結構場效晶體管的制造期間的中間階段的剖面示意圖。

圖33是根據本公開實施例中的一些實施例的上視示意圖。

其中,附圖標記如下:

10:晶片

30,52,56,60:im电竞官方网站層

32,54,58,62:通道層

50:基底

50n,50p:區域

55:通道區

64:多層堆疊

66:鰭片

68:淺溝槽隔離區

70:虛設介電層

72:虛設柵極層

74:遮罩層

76:虛設柵極

78:遮罩

80:柵極密封間隔物

82:柵極間隔物

84,94:凹槽

86:側壁凹槽

87:內間隔層

88:內間隔物

90:外延源極/漏極區

91:接觸蝕刻停止層

92:第一層間介電質

96:柵極介電層

98:柵極電極

100:第二層間介電質

102:柵極遮罩

104:柵極接觸件

110,132,150:介電層

112:互連結構

114a,114b:接合層

116:載體基底

118,142:最底部金屬化圖案

120,144:最頂部金屬化圖案

122:接觸導孔

124:電源導軌

126:硅化物區

128:隔離層

130:凹槽

134,162:表面

136:結構

138:電布線

146:電布線

148:互連結構

152:凸塊下金屬層

154:電連接器

160:開口

202:第一電路

204:第二電路

206:第三電路

208:第四電路

240:硅鍺層

242:輕摻雜的p型區

244:重摻雜的p型區

300,600:半導體裝置

a-a’,b-b’,c-c’,d-d’:剖面

t1,t2,t3:厚度

w1,w2:寬度

具體實施方式

以下內容提供許多不同實施例或范例,用于實施本公開實施例的不同部件。組件和配置的具體范例描述如下,以簡化本公開實施例。當然,這些僅僅是范例,并非用于限定本公開實施例。舉例來說,敘述中若提及第一部件形成于第二部件上或上方,可能包含形成第一部件和第二部件直接接觸的實施例,也可能包含額外的部件形成于第一部件和第二部件之間,使得第一部件和第二部件不直接接觸的實施例。另外,本公開實施例在不同范例中可重復使用參考數字及/或字母。此重復是為了簡化和清楚的目的,并非代表所討論的不同實施例及/或組態之間有特定的關系。

此外,本文可能使用空間相對用語,例如“下方”、“之下”、“下”、“上方”、“上”及類似的用詞,這些空間相對用語為了便于描述如圖所示的一個(些)元件或部件與另一個(些)元件或部件之間的關系。這些空間相對用語包含使用中或操作中的裝置的之不同方位,以及附圖中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位),則在此所使用的空間相對形容詞也將依轉向后的方位來解釋。

各個實施例提供了具有改善的效能的半導體裝置及其形成方法。半導體裝置可以是納米結構場效晶體管(nano-fets,也稱為納米片場效晶體管(nanosheetfield-effecttransistors,nsfets)、納米線場效晶體管(nanowirefield-effecttransistors,nwfets)或全繞式柵極場效晶體管(gate-all-aroundfield-effecttransistors,gaafets))。這些實施例包含應用于但不限于在納米結構場效晶體管的背側上形成電源導軌(powerrail)的方法。在一些實施例中,電源導軌可以是金屬線,其耦合到參考電壓、正供應電壓或類似的電壓,并且在某些情況下,可用于向晶體管提供功率。可以在用于形成納米結構場效晶體管中的通道區的半導體層下方的n型金屬氧化物半導體場效晶體管(nmos)和p型金屬氧化物半導體場效晶體管(pmos)區中提供薄半導體層。可以用介電層取代薄半導體層。電源導軌和納米結構場效晶體管形成在介電層的兩側,并且介電層使電源導軌與納米結構場效晶體管的通道區絕緣。在此公開的一或多個實施例的有利部件可以包含增加第一金屬層互連密度和柵極密度的能力。另外,在此公開的一或多個實施例可以包含降低電阻的能力,其通過在納米結構場效晶體管的背側上形成電源導軌時允許較寬的電源導軌寬度來實現。

圖1以三維示意圖繪示根據一些實施例的納米結構場效晶體管的范例。納米結構場效晶體管包含在基底50(例如半導體基底)上的鰭片66上方的通道區55。隔離區68設置在基底50中,并且鰭片66從相鄰的隔離區68之間突出并突出于隔離區68上方。雖然隔離區68被描述/繪示為與基底50隔開,但本公開實施例所用的用語“基底”可以指的是只有半導體基底或指的是半導體基底與隔離區的組合。此外,雖然鰭片66被繪示為與基底50單一、連續的材料,但鰭片66及/或基底50可以包含單一材料或多種材料。在本文中,鰭片66指的是在相鄰隔離區68之間延伸的部分。

柵極介電層96沿著鰭片66的側壁并在鰭片66的頂表面上方,并且沿著通道區55的頂表面、側壁和底表面。柵極電極98在柵極介電層96上方。外延源極/漏極區90設置在相對于柵極介電層96和柵極電極98的鰭片66的兩側。圖1更繪示在后續附圖中使用的參考剖面。剖面a-a’沿著柵極電極98的縱軸且方向例如垂直于納米結構場效晶體管的外延源極/漏極區90之間的電流流動方向。剖面b-b’垂直于剖面a-a’,并且沿著納米結構場效晶體管的pmos區中的鰭片66的縱軸且方向例如在納米結構場效晶體管的外延源極/漏極區90之間的電流流動上。剖面c-c’平行于剖面b-b’,并且延伸穿過納米結構場效晶體管的nmos區中的鰭片66。剖面d-d’平行于剖面a-a’,并且延伸穿過納米結構場效晶體管的外延源極/漏極區90。為了清楚起見,后續附圖參照這些參考剖面。

本文討論的一些實施例是在使用柵極后制(gate-last)工藝形成的納米結構場效晶體管的背景下討論的。在其他實施例中,可以使用柵極先制(gate-first)工藝。此外,一些實施例考慮了用于平面裝置(例如平面場效晶體管)或用于鰭式場效晶體管(finfield-effecttransistors,finfets)的面向。

圖2至圖32是根據一些實施例的納米結構場效晶體管的制造期間的中間階段的剖面示意圖。圖2至圖5、圖6a、圖16a、圖17a、圖18a、圖19a、圖20a、圖21、圖22a和圖23a繪示圖1所示的參考剖面a-a’。圖6b、圖7、圖8、圖9、圖10、圖11、圖12、圖13、圖14、圖15a、圖16b、圖17b、圖18b、圖19b、圖20b、圖22b和圖23b繪示圖1所示的參考剖面b-b’或c-c’。圖15b或圖15c是沿著圖1所示的參考剖面d-d’繪示。

在圖2中,提供基底50。基底50可以是半導體基底,例如塊體(bulk)半導體、絕緣體上覆半導體(semiconductor-on-insulator,soi)基底或類似的基底,其可以被摻雜(例如以p型或n型摻質)或不被摻雜。基底50可以是晶片,例如硅晶片。總體而言,絕緣體上覆半導體基底是形成于絕緣體層上的半導體材料層。舉例來說,絕緣體層可以是例如埋入式氧化物(buriedoxide,box)層、氧化硅層或類似的膜層。絕緣層設置在通常是硅或玻璃基底的基底上。也可以使用其他基底,例如多層基底或漸變的(gradient)基底。在一些實施例中,基底50的半導體材料可以包含硅;鍺;化合物半導體,包含碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦;合金半導體,包含硅鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或磷砷化鎵銦;或前述的組合。

基底50具有區域50n和區域50p。區域50n可以用于形成n型裝置,例如nmos晶體管,例如n型納米結構場效晶體管。區域50p可以用于形成p型裝置,例如pmos晶體管,例如p型納米結構場效晶體管。區域50n可以與區域50p物理上分開,并且可以在區域50n和區域50p之間設置任何數量的裝置部件(例如其他主動裝置、摻雜區、隔離結構等)。雖然繪示兩個區域50n和一個區域50p,但可以提供任何數量的區域50n和區域50p。

基底50可以包含重摻雜的p型區244、在重摻雜的p型區244上方的輕摻雜的p型區242、以及在輕摻雜的p型區242上方的硅鍺層240。可以使用例如化學氣相沉積(chemicalvapordeposition,cvd)、原子層沉積(atomiclayerdeposition,ald)、氣相外延(vaporphaseepitaxy,vpe)、分子束外延(molecularbeamepitaxy,mbe)或類似的工藝來外延成長硅鍺層240。

進一步在圖2中,在基底50上方形成多層堆疊64。多層堆疊64包含im电竞官方网站層52、通道層54、im电竞官方网站層56、通道層58、im电竞官方网站層60、通道層62、im电竞官方网站層30和通道層32。然而,在其他實施例中,多層堆疊64可以包含任何數量的通道層和im电竞官方网站層。可以使用例如化學氣相沉積(cvd)、原子層沉積(ald)、氣相外延(vpe)、分子束外延(mbe)或類似的工藝來外延成長多層堆疊64的每一層。在各種實施例中,多層堆疊64的交替層可以由第一半導體材料(例如硅(si)、碳硅(sic)或類似的材料)或第二半導體材料(例如硅鍺(sige)或類似的材料)形成。舉例來說,im电竞官方网站層52、im电竞官方网站層56、im电竞官方网站層60和im电竞官方网站層30可以由第二半導體材料形成,并且通道層54、通道層58、通道層62和通道層32可以由第一半導體材料形成。在其他實施例中,im电竞官方网站層52、im电竞官方网站層56、im电竞官方网站層60和im电竞官方网站層30可以由第一半導體材料形成,并且通道層54、通道層58、通道層62和通道層32可以由第二半導體材料形成。半導體材料。第一半導體材料和第二半導體材料可以是互相具有高蝕刻選擇性的材料。如此一來,可以移除包含第一半導體材料的多層堆疊64的層,而不移除包含第二半導體材料的層,并且可以移除包含第二半導體材料的多層堆疊64的層,而不移除包含第一半導體材料的層。在im电竞官方网站層30、im电竞官方网站層52、im电竞官方网站層56和im电竞官方网站層60包含第二半導體材料(例如sige)的實施例中,在這些im电竞官方网站層30、52、56和50的每一個中的ge的濃度范圍為約10%至約50%。

通道層(例如通道層54、通道層58、通道層62和通道層32)的厚度可以與im电竞官方网站層的厚度不同。舉例來說,im电竞官方网站層52可具有約6nm至約20nm的厚度。通道層可具有約6nm至約15nm的厚度。通道層的厚度對im电竞官方网站層52的厚度的比例可以為約1.25至約2.5。如將在以下更詳細討論的,包含具有規定厚度的通道層和im电竞官方网站層允許介電層(例如以下參照圖13討論的介電層110)填充由移除im电竞官方网站層52所留下的間隙,并允許柵極介電層96和柵極電極(例如柵極電極98,以下參照圖19a和圖19b討論)填充由移除im电竞官方网站層56、im电竞官方网站層60和im电竞官方网站層30所留下的間隙。介電層用于將納米結構場效晶體管的通道層和柵極與基底50隔開,其防止柵極至電源導軌短路。

在圖3中,在多層堆疊64和基底50中形成鰭片66。鰭片66可以是半導體條。在一些實施例中,可以通過在多層堆疊64和基底50中蝕刻出溝槽來在多層堆疊64和基底50中形成鰭片66。蝕刻可以是任何合適的蝕刻工藝,例如反應離子蝕刻(reactiveionetch,rie)、中性束蝕刻(neutralbeametch,nbe)、類似的工藝或前述的組合。蝕刻可以是非等向性的。

可以通過任何合適的方法將鰭片66圖案化。舉例來說,可以使用一或多個光學光刻工藝來將鰭片66圖案化,包含雙重圖案化或多重圖案化工藝。總體而言,雙重圖案化或多重圖案化工藝結合光學光刻和自對準工藝,其允許產生的圖案的例如節距(pitches)小于使用單一、直接光學光刻工藝可獲得的圖案的節距。舉例來說,在一實施例中,在基底上方形成im电竞官方网站層,并且使用光學光刻工藝將im电竞官方网站層圖案化。使用自對準工藝在圖案化的im电竞官方网站層旁邊形成間隔物。然后移除im电竞官方网站層,接著可以使用剩余的間隔物將鰭片66圖案化。

在圖4中,鄰近鰭片66形成淺溝槽隔離(shallowtrenchisolation,sti)區68。可以通過在基底50和鰭片66上方以及鰭片66之間沉積絕緣材料來形成淺溝槽隔離區68。絕緣材料可以是氧化物,例如氧化硅、氮化物、類似的材料或前述的組合,并且可以通過高密度等離子體化學氣相沉積(high-densityplasmacvd,hdp-cvd)、可流動式化學氣相沉積(flowablecvd,fcvd)、類似的工藝或前述的組合形成。可以使用通過任何合適的工藝所形成的其他絕緣材料。在繪示的實施例中,絕緣材料是通過可流動式化學氣相沉積工藝所形成的氧化硅。一旦形成絕緣材料,就可以進行退火工藝。在一實施例中,形成絕緣材料,使得過量的絕緣材料覆蓋鰭片66。雖然絕緣材料被繪示為單層,但是一些實施例可以利用多層。舉例來說,在一些實施例中,可以先沿著基底50和鰭片66的表面形成襯層(liner)(未單獨繪示)。此后,可以在襯層上方形成如前所述的填充材料。

然后,對絕緣材料施加移除工藝以移除鰭片66上方的多余絕緣材料。在一些實施例中,可以利用平坦化工藝,例如化學機械研磨(chemicalmechanicalpolish,cmp)、回蝕刻(etch-back)工藝、前述的組合或類似的工藝。平坦化工藝暴露出鰭片66,使得在平坦化工藝完成之后,鰭片66和絕緣材料的頂表面是齊平的。

然后,凹蝕絕緣材料以形成淺溝槽隔離區68。凹蝕絕緣材料使得區域50n和區域50p中的鰭片66的上部從相鄰的淺溝槽隔離區68之間突出。此外,淺溝槽隔離區68可以具有如圖所示的平坦表面、凸表面、凹表面(例如碟形(dishing))或前述的組合。可以通過合適的蝕刻使淺溝槽隔離區68的頂表面形成為平坦的、凸的及/或凹的。可以使用合適的蝕刻工藝凹蝕淺溝槽隔離區68,例如對絕緣材料68的材料具有選擇性的蝕刻工藝(例如,以比鰭片66的材料更快的速率蝕刻絕緣材料的材料)。舉例來說,可以使用氧化物移除,其使用例如稀釋的氫氟酸(dilutehydrofluoric,dhf)。

參照圖2至圖4所述的工藝僅是如何形成鰭片66的一個范例。在一些實施例中,可以通過外延成長工藝形成鰭片66。舉例來說,可以在基底50的頂表面上方形成介電層,并且可以蝕刻穿過介電層的溝槽以暴露出下方的基底50。可以在溝槽中外延成長外延結構,并且可以凹蝕介電層,使得外延結構從介電層突出以形成鰭片66。外延結構可以包含上述的交替半導體材料,例如第一半導體材料和第二半導體材料。在外延成長外延結構的一些實施例中,外延成長的材料可以在成長期間被原位(insitu)摻雜,其可以免除之前和之后的注入,但也可以一起使用原位和注入摻雜。

更進一步,在與區域50p(例如pmos區)中的材料不同的區域50n(例如nmos區)中外延成長材料可能是有利的。在各種實施例中,鰭片66的多層堆疊64的層可以由硅鍺(sixge1-x,其中x可以在0至1的范圍)、碳化硅、純或大致上純的鍺、iii-v族化合物半導體、ii-vi族化合物半導體或類似的材料形成。舉例來說,用于形成iii-v化合物半導體的可用材料包含但不限于砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷化銦鎵、砷化銦鋁、銻化鎵、銻化鋁、磷化鋁、磷化鎵和類似的材料。

進一步在圖4中,可以在鰭片66及/或基底50中形成適當的井(未單獨繪示)。在一些實施例中,可以在區域50n中形成p型井,并且可以在區域50p中形成n型井。p型井或n型井可以形成在區域50n和區域50p中的任何一個中。

在具有不同井類型的實施例中,可以使用光刻膠或其他遮罩(未單獨繪示)實現對于區域50n和區域50p的不同注入步驟。舉例來說,可以在區域50n中的鰭片66和淺溝槽隔離區68上方形成光刻膠。將光刻膠圖案化以暴露出基底50的區域50p。可以通過使用旋涂(spin-on)技術來形成光刻膠,并且可以使用合適的光學光刻技術來將光刻膠圖案化。一旦圖案化光刻膠,就在區域50p中進行n型雜質注入,并且光刻膠可以作為遮罩以大致防止n型雜質被注入到區域50n中。n型雜質可以是磷、砷或類似的雜質,注入到區域中的濃度等于或小于1018原子/cm3,例如約1016原子/cm3至約1018原子/cm3。在注入之后,例如通過合適的灰化(ashing)工藝移除光刻膠。

在注入區域50p之后,在區域50p中的鰭片66和淺溝槽隔離區68上方形成光刻膠。將光刻膠圖案化以暴露出基底50的區域50n。可以通過使用旋涂技術來形成光刻膠,并且可以使用合適的光學光刻技術來將光刻膠圖案化。一旦圖案化光刻膠,就在區域50n中進行p型雜質注入,并且光刻膠可以作為遮罩以大致防止p型雜質被注入到區域50p中。p型雜質可以是硼、氟化硼、銦或類似的雜質,注入到區域中的濃度等于或小于1018原子/cm3,例如約1016原子/cm3至約1018原子/cm3。在注入之后,例如通過合適的灰化工藝移除光刻膠。

在區域50n和區域50p的注入之后,可以進行退火以修復注入損壞并活化注入的p型及/或n型雜質。在一些實施例中,外延鰭片的成長材料可以在成長期間被原位摻雜,其可以免除注入,但可以一起使用原位和注入摻雜。

在圖5中,在鰭片66上形成虛設介電層70。虛設介電層70可以是例如氧化硅、氮化硅、前述的組合或類似的材料,并且可以根據合適的技術沉積或熱成長。在虛設介電層70上方形成虛設柵極層72,并且在虛設柵極層72上方形成遮罩層74。可以在虛設介電層70上方沉積虛設柵極層72,然后例如通過化學機械研磨平坦化。可以在虛設柵極層72上方沉積遮罩層74。虛設柵極層72可以是導電或非導電材料,并且可以選自包含非晶硅、多晶硅(polysilicon-silicon,polysilicon)、多晶硅鍺(poly-sige)、金屬氮化物、金屬硅化物、金屬氧化物和金屬的群組。虛設柵極層72的沉積可以通過物理氣相沉積(physicalvapordeposition,pvd)、化學氣相沉積、濺鍍(sputter)沉積或其他本領域已知且用于沉積所選材料的其他技術。虛設柵極層72可以由對隔離區的蝕刻具有高蝕刻選擇性的其他材料制成。遮罩層74可以包含例如氮化硅、氮氧化硅或類似的材料。在此范例中,在區域50n和區域50p上形成單個虛設柵極層72和單個遮罩層74。應注意的是,僅用于說明的目的,虛設介電層70被繪示為只覆蓋鰭片66。在一些實施例中,可以沉積虛設介電層70,使得虛設介電層70覆蓋淺溝槽隔離區68,并在虛設柵極層72和淺溝槽隔離區68之間延伸。

圖6a至圖29和圖32繪示實施例裝置的制造中的各種額外步驟。圖6b、圖7、圖8、圖9、圖10、圖11、圖12、圖13、圖14、圖15a、圖15b、圖15c、圖16b、圖17b、圖18b、圖19b、圖20b、圖22b、圖23b、圖24、圖25、圖26、圖27、圖28、圖29、圖31和圖32所示的結構繪示可應用于區域50n和區域50p兩者的部件。在伴隨每個附圖的文字描述區域50n和區域50p的結構上的任何差異。

在圖6a和圖6b中,可以使用合適的光學光刻和蝕刻技術來將遮罩層74(參見圖5)圖案化以形成遮罩78。然后可以將遮罩78的圖案轉移至虛設柵極層72。在一些實施例(未單獨繪示)中,也可以通過合適的蝕刻技術將遮罩78的圖案轉移到虛設介電層70以形成虛設柵極76。虛設柵極76覆蓋鰭片66的各個通道區。遮罩78的圖案可用于將每個虛設柵極76與鄰近的虛設柵極76物理隔離。虛設柵極76的長度方向還可以大致垂直于各個鰭片66的長度方向。

在圖7中,在虛設柵極76、遮罩78及/或鰭片66的露出表面上形成柵極密封間隔物80。熱氧化或沉積及隨后的非等向性蝕刻可以形成柵極密封間隔物80。柵極密封間隔物80可以由氧化硅、氮化硅、氮氧化硅或類似的材料形成。

在形成柵極密封間隔物80之后,可以進行用于輕摻雜源極/漏極(lightlydopedsource/drain,ldd)區(未單獨繪示)的注入。在具有不同裝置類型的實施例中,類似于前面在圖4中討論的注入,可以在區域50n上方形成遮罩(例如光刻膠),同時暴露出區域50p,可以將適當類型的(例如p型)雜質注入到區域50p中的露出的鰭片66中。然后可以移除遮罩。隨后,可以在區域50p上方形成遮罩(例如光刻膠),同時暴露出區域50n,并且可以將適當類型的(例如n型)雜質注入到區域50n中的露出的鰭片66中。然后可以移除遮罩。n型雜質可以是先前討論的任何n型雜質,并且p型雜質可以是先前討論的任何p型雜質。輕摻雜的源極/漏極區可以具有約1015原子/cm3至約1019原子/cm3的雜質濃度。退火可用于修復注入損壞并活化注入的雜質。

進一步在圖7中,沿著虛設柵極76和遮罩78的側壁在柵極密封間隔物80上形成柵極間隔物82。可以通過順應性地(conformally)沉積絕緣材料并隨后非等向性地蝕刻絕緣材料來形成柵極間隔物82。柵極間隔物82的絕緣材料可以是氧化硅、氮化硅、氧氮化硅、碳氮化硅、前述的組合或類似的材料。

應注意的是,以上公開內容大致描述了形成間隔物和輕摻雜源極/漏極區的工藝。可以使用其他工藝和順序。舉例來說,可以利用更少或額外的間隔物、可以利用不同的步驟順序(例如可以在形成柵極間隔物82之前不蝕刻柵極密封間隔物80以產生“l形”柵極密封間隔物)、可以形成和移除間隔物及/或類似的變化。此外,可以使用不同的結構和步驟來形成n型和p型裝置,舉例來說,可以在形成柵極密封間隔物80之前形成用于n型裝置的輕摻雜源極/漏極區,同時可以在形成柵極密封間隔物80之后形成用于p型裝置的輕摻雜源極/漏極區。

在圖8中,在區域50n和區域50p兩者的鰭片66中形成凹槽84。如圖8所示,凹槽84延伸穿過通道層32、im电竞官方网站層30、通道層62、im电竞官方网站層60、通道層58、im电竞官方网站層56、通道層54和im电竞官方网站層52。凹槽84延伸到基底50的塊體部分中。

凹槽84的形成可以通過使用非等向性蝕刻工藝來蝕刻鰭片66,例如反應離子蝕刻、中性束蝕刻或類似的工藝。柵極間隔物82、柵極密封間隔物80和遮罩78在用于形成凹槽84的蝕刻工藝期間遮蔽鰭片66的一部分。可以使用單個蝕刻工藝來蝕刻通道層32、im电竞官方网站層30、通道層62、im电竞官方网站層60、通道層58、im电竞官方网站層56、通道層54和im电竞官方网站層52中的每一個。在其他實施例中,可以使用多種蝕刻工藝來蝕刻多層堆疊64的層。可以使用定時蝕刻(timedetch)工藝來停止對凹槽84的蝕刻。在本公開實施例的替代實施例中,多層堆疊64的蝕刻層可以各自具有梯形形狀,使得通道層32、im电竞官方网站層30、通道層62、im电竞官方网站層60、通道層58、im电竞官方网站層56、通道層54和im电竞官方网站層52中的每一個的底表面具有比通道層32、im电竞官方网站層30、通道層62、im电竞官方网站層60、通道層58、im电竞官方网站層56、通道層54和im电竞官方网站層52中的每一個的相應頂表面更大的寬度。隨后在圖31中繪示通道層32、通道層62、通道層58和通道層54的梯形形狀。另外,通道層32、im电竞官方网站層30、通道層62、im电竞官方网站層60、通道層58、im电竞官方网站層56、通道層54和im电竞官方网站層52中的每一個的寬度可以隨著每個層在遠離基底50的方向上逐漸減小。

在圖9中,蝕刻由凹槽84暴露出的多層堆疊64的層的側壁的一部分,以形成側壁凹槽86。可以使用等向性蝕刻工藝來蝕刻側壁,例如濕式蝕刻或類似的蝕刻。如圖9所示,可以在區域50n和區域50p中蝕刻im电竞官方网站層30、im电竞官方网站層60和im电竞官方网站層56的側壁。

用于蝕刻im电竞官方网站層30、im电竞官方网站層60和im电竞官方网站層56的蝕刻劑可以對通道層32、通道層62、通道層58、通道層54和im电竞官方网站層52的材料具有選擇性。在im电竞官方网站層30、im电竞官方网站層60和im电竞官方网站層56包含第二半導體材料(例如sige)并且通道層32、通道層62、通道層58和通道層54包含第一半導體材料(例如si或sic)的實施例中,四甲基氫氧化銨(tetramethylammoniumhydroxide,tmah)、氫氧化銨(nh4oh)或類似的材料可用于蝕刻區域50n和50p中的多層堆疊64的側壁。im电竞官方网站層52也可以包含第二半導體材料(例如sige),并且im电竞官方网站層52的鍺濃度可以低于im电竞官方网站層30、im电竞官方网站層60和im电竞官方网站層56的鍺濃度。舉例來說,im电竞官方网站層52的鍺濃度可為約1010原子/cm3至約1015原子/cm3,并且im电竞官方网站層30、im电竞官方网站層60和im电竞官方网站層56的鍺濃度可為約1020原子/cm3至約1035原子/cm3。im电竞官方网站層52的鍺濃度低于im电竞官方网站層30、im电竞官方网站層60和im电竞官方网站層56的鍺濃度,使得用于蝕刻im电竞官方网站層30、im电竞官方网站層60和im电竞官方网站層56的蝕刻劑具有對im电竞官方网站層52的材料更高的選擇性。結果,im电竞官方网站層52的側壁被蝕刻得比im电竞官方网站層30、im电竞官方网站層60和im电竞官方网站層56的側壁少。因此,im电竞官方网站層52比im电竞官方网站層30、im电竞官方网站層60和im电竞官方网站層56更寬,并且im电竞官方网站層52比im电竞官方网站層30、60和56從通道層32、62、58和54的側壁凹入更少。

在其他實施例中,可以使用干式蝕刻工藝來蝕刻層。氟化氫、其他以氟為主的氣體或類似的材料可用于蝕刻區域50n和50p中的多層堆疊64的側壁。雖然在圖9中將im电竞官方网站層52、通道層54、im电竞官方网站層56、通道層58、im电竞官方网站層60、通道層62、im电竞官方网站層30和通道層32繪示為具有線性側壁鄰近側壁凹槽86,但是側壁可以是凹的、凸的或類似的形狀。此外,im电竞官方网站層52、通道層54、im电竞官方网站層56、通道層58、im电竞官方网站層60、通道層62、im电竞官方网站層30和通道層32中的每一個的側壁可以延伸超出相鄰通道層及/或im电竞官方网站層的側壁、從其凹入或在與其相接。

在圖10中,在圖9所示的結構上沉積內間隔層87。內間隔層87的沉積可以通過順應性的沉積工藝,例如化學氣相沉積、原子層沉積或類似的工藝。內間隔層87可以包含例如氮化硅或氮氧化硅的材料,但是可以利用任何合適的材料,例如介電常數值(k-value)小于約3.5的低介電常數材料。

在圖11中,在側壁凹槽86中形成內間隔物88以保護im电竞官方网站層30、im电竞官方网站層60和im电竞官方网站層56的側壁。然而,內間隔物88暴露出im电竞官方网站層52的側壁。可以蝕刻內間隔層87以形成內間隔物88。內間隔層87的蝕刻可以通過非等向性蝕刻工藝,例如反應離子蝕刻、中性束蝕刻或類似的工藝。內間隔物88可用于在通過后續蝕刻工藝的后續移除im电竞官方网站層52(以下參照圖12討論)期間保護im电竞官方网站層30、im电竞官方网站層60和im电竞官方网站層56的側壁。內間隔物88還可以用于通過后續蝕刻工藝的后續形成源極/漏極區(例如以下參照圖15a討論的外延源極/漏極區90)的損壞。雖然內間隔物88被繪示為具有線性側壁,但是內間隔物88的側壁可以是凹的、凸的或類似的形狀。此外,鄰近凹槽84的內間隔物88的側壁可以延伸超出鄰近于內間隔物88或在內間隔物88之上或之下設置的通道層及/或im电竞官方网站層的側壁、從其凹入或與其相接。

在圖12中,從區域50n和區域50p移除im电竞官方网站層52以形成凹槽130。可以通過等向性蝕刻工藝移除多層堆疊64的im电竞官方网站層52,例如濕式蝕刻或類似的蝕刻。用于蝕刻im电竞官方网站層52的蝕刻劑可以對通道層32、通道層62、通道層58和通道層54的材料具有選擇性。在im电竞官方网站層52包含第二半導體材料(例如sige)且鍺濃度低于im电竞官方网站層30、im电竞官方网站層60和im电竞官方网站層56的鍺濃度,并且通道層32、通道層62、通道層58和通道層54包含第一半導體材料(例如si或sic)的實施例中,四甲基氫氧化銨(tmah)、氫氧化銨(nh4oh)或類似的材料可用于移除區域50n和區域50p中的im电竞官方网站層52。

在圖13中,使用順應性的沉積工藝在圖12所示的結構上方和凹槽130中沉積介電層132,例如化學氣相沉積、原子層沉積或類似的工藝。介電層可以包含例如氧化硅、氮化硅、氮碳化硅、氮氧碳化硅、金屬氧化物(例如氧化鋁或氧化鋯)、前述的組合或類似的材料。如圖12所示,介電層132填充通過移除im电竞官方网站層52而形成的凹槽130。

在圖14中,通過蝕刻介電層132的一部分來形成介電層110。介電層132的蝕刻可以使用等向性蝕刻工藝,例如濕式蝕刻或類似的蝕刻。雖然介電層110被繪示為具有線性側壁,但是介電層110的側壁可以是凸的、凹的或類似的形狀。此外,鄰近凹槽84的介電層110的側壁可以延伸超出設置在介電層110之上的通道層或im电竞官方网站層的側壁、從其凹入或與其相接。在一些實施例中,介電層110可以具有約6nm至約20nm的厚度。已經觀察到提供在此范圍的介電層110具有許多優點。舉例來說,提供較薄的介電層110可能使得由在納米結構場效晶體管的通道層與基底50之間的介電層110所提供的隔離不足。這樣不足的隔離可能導致柵極至電源導軌短路。提供較厚的介電層110可能需要沉積低效率的較厚介電層132(以上參照圖13討論)以填充凹槽130,增加制造成本并降低產率。

如圖14所示,介電層110可以在基底50和通道層54之間延伸。介電層110用于使隨后形成的柵極和納米結構場效晶體管的通道層(例如通道層54、通道層58、通道層62和通道層32)與基底50隔離,其防止柵極與隨后形成的電源導軌124之間的短路(以下參照圖29討論)。

在圖15a~圖15c中,在區域50n和區域50p中的凹槽84中形成外延源極/漏極區90。在凹槽84中形成外延源極/漏極區90,使得每個虛設柵極76設置在外延源極/漏極區90的各個相鄰對之間。在一些實施例中,柵極間隔物82用于以適當的橫向距離將外延源極/漏極區90與虛設柵極76隔開,使得外延源極/漏極區90不會使納米結構場效晶體管的隨后形成的柵極短路。內間隔物88還可以用于將外延源極/漏極區90與虛設柵極76隔開,并防止在外延源極/漏極區90與納米結構場效晶體管的隨后形成的柵極之間發生短路。

外延源極/漏極區90可以通過在凹槽84中外延成長任何合適的材料來形成。nmos區中的外延源極/漏極區90可以包含任何合適的材料,例如適用于n型納米結構場效晶體管。舉例來說,外延源極/漏極區90可以包含在通道層中施加拉伸應變的材料,例如硅、碳化硅、摻雜磷的碳化硅、磷化硅或類似的材料。pmos區中的外延源極/漏極區90可以包含任何合適的材料,例如適合p型納米結構場效晶體管。舉例來說,外延源極/漏極區90可以包含在通道層中施加壓縮應變的材料,例如硅鍺、摻雜硼的硅鍺、鍺、鍺錫或類似的材料。外延源極/漏極區90可以具有從多層堆疊64的相應表面凸起的表面并且可以具有刻面(facet)。在一些實施例中,還可以選擇外延源極/漏極區90的材料以在多層堆疊64的通道層上施加所需的應力,藉此提升效能。舉例來說,已經觀察到,對于n型納米結構場效晶體管,施加拉伸應力的材料可能是有益的,而對于p型納米結構場效晶體管,施加壓縮應力的材料可能是有益的。

作為用于在區域50n和區域50p中形成外延源極/漏極區90的外延工藝的結果,外延源極/漏極區90的上表面具有刻面,這些刻面橫向向外擴展超過鰭片66的側壁。在一些實施例中,這些刻面使同一納米結構場效晶體管的相鄰外延源極/漏極區90合并,如圖15b所示。在其他實施例中,如圖15c所示,在外延工藝完成之后,相鄰的外延源極/漏極區90保持分開。在圖15b和圖15c所示的實施例中,形成為覆蓋鰭片66的側壁的一部分的柵極間隔物82和柵極密封間隔物80在淺溝槽隔離區68上方延伸,藉此阻擋外延成長。在一些其他實施例中,可以調整用于形成柵極間隔物82和柵極密封間隔物80的間隔物蝕刻以移除間隔物材料,以允許外延成長的區域延伸到淺溝槽隔離區68的表面。

可以對外延源極/漏極區90及/或多層堆疊64注入摻質以形成源極/漏極區,類似于先前討論的用于形成輕摻雜源極/漏極區的工藝,隨后是退火。源極/漏極區可具有約1019原子/cm3至約1021原子/cm3的雜質濃度。用于源極/漏極區的n型及/或p型雜質可以是先前討論的任何雜質。在一些實施例中,可以在成長期間原位摻雜外延源極/漏極區90。

在圖16a~圖16b中,在圖15a和圖6a所示的結構上方沉積第一層間介電質(interlayerdielectric,ild)92。第一層間介電質92可以由介電材料形成,并且可以通過任何合適的方法來沉積,例如化學氣相沉積、等離子體輔助化學氣相沉積(plasma-enhancedcvd,pecvd)或可流動式化學氣相沉積。介電材料可以包含磷硅酸鹽玻璃(phospho-silicateglass,psg)、硼硅酸鹽玻璃(boro-silicateglass,bsg)、摻雜硼的磷硅酸鹽玻璃(boron-dopedphospho-silicateglass,bpsg)、未摻雜的硅酸鹽玻璃(undopedsilicateglass,usg)或類似的材料。可以使用通過任何合適的工藝形成的其他絕緣材料。在一些實施例中,在第一層間介電質92與外延源極/漏極區90、遮罩78和柵極間隔物82之間設置接觸蝕刻停止層(contactetchstoplayer,cesl)91。接觸蝕刻停止層91可以包含蝕刻速率與上方的第一層間介電質92的材料不同的介電材料,例如氮化硅、氧化硅、氮氧化硅或類似的材料。

在圖17a~圖17b中,可以進行例如化學機械研磨的平坦化工藝,以使第一層間介電質92的頂表面與虛設柵極76或遮罩78的頂表面齊平。平坦化工藝也移除虛設柵極76上的遮罩78、以及沿著遮罩78的側壁的柵極密封間隔物80和柵極間隔物82的一部分。在平坦化工藝之后,虛設柵極76、柵極密封間隔物80、柵極間隔物82和第一層間介電質92的頂表面是齊平的。因此,虛設柵極76的頂表面由第一層間介電質92暴露出來。在一些實施例中,可以保留遮罩78,在這種情況下,平坦化工藝使第一層間介電質92的頂表面與遮罩78、柵極密封間隔物80和柵極間隔物82的頂表面齊平。

在圖18a~圖18b中,在一或多個蝕刻步驟中移除虛設柵極76和遮罩78(如果存在),藉此形成凹槽94。也可以移除虛設介電層70在凹槽94中的部分。在一些實施例中,僅移除虛設柵極76,保留虛設介電層70并由凹槽94暴露出來。在一些實施例中,從晶粒(die)的第一區(例如核心邏輯區域)中的凹槽94移除虛設介電層70,并在晶粒的第二區(例如輸入/輸出區域)中的凹槽94中保留虛設介電層70。在一些實施例中,通過非等向性干式蝕刻工藝來移除虛設柵極76。舉例來說,蝕刻工藝可以包含使用反應氣體的干式蝕刻工藝,反應氣體選擇性地蝕刻虛設柵極76而不蝕刻第一層間介電質92、柵極密封間隔物80或柵極間隔物82。每個凹槽94暴露出及/或覆蓋多層堆疊64。多層堆疊64的一部分設置在外延源極/漏極區90的相鄰對之間。在移除期間,當蝕刻虛設柵極76時,虛設介電層70可以作為蝕刻停止層。然后,在移除虛設柵極76之后,可以可選地移除虛設介電層70。

在圖19a~圖19b中,從區域50n和區域50p移除im电竞官方网站層56、im电竞官方网站層60和im电竞官方网站層30。im电竞官方网站層56、im电竞官方网站層60和im电竞官方网站層30的蝕刻可以通過等向性蝕刻工藝,例如濕式蝕刻、干式蝕刻或類似的蝕刻。用于移除im电竞官方网站層56、im电竞官方网站層60和im电竞官方网站層30的蝕刻劑可以對介電層110、通道層54、通道層58、通道層62和通道層32的材料具有選擇性。在im电竞官方网站層56、im电竞官方网站層60和im电竞官方网站層30包含第二半導體材料(例如sige),并且通道層54、通道層58、通道層62和通道層32包含第一半導體材料(例如si或sic)的實施例中,可以使用以氟為主的蝕刻劑移除區域50n和區域50p中的多層堆疊64的層,例如氟化氫(hf)、以氟為主的氣體或類似的材料。

在圖20a~圖20b中,形成用于替換柵極的柵極介電層96和柵極電極98。柵極介電層96順應性地沉積在凹槽94中,例如在介電層110的側壁、通道層54的頂表面和側壁以及通道層58、通道層62和通道層32的頂表面、側壁和底表面。柵極介電層96也可以沉積在基底50、第一層間介電質92、接觸蝕刻停止層91和淺溝槽隔離區68的頂表面上、在柵極密封間隔物80的頂表面、側壁和底表面上、柵極間隔物82的頂表面和底表面上以及內間隔物88的側壁上。根據一些實施例,柵極介電層96包含氧化硅、氮化硅或前述的多層結構。在一些實施例中,柵極介電層96包含高介電常數介電材料,并且在這些實施例中,柵極介電層96可以具有大于約7.0的介電常數值,并且可以包含金屬氧化物或鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及前述的組合的硅酸鹽。柵極介電層96的形成方法可以包含分子束沉積(molecular-beamdeposition,mbd)、原子層沉積、等離子體輔助化學氣相沉積或類似的方法。

柵極電極98分別沉積在柵極介電層96上方,并填充凹槽94的剩余部分。柵極電極98可以包含含金屬的材料,例如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、前述的組合或多層結構。舉例來說,雖然在圖20b中繪示單層柵極電極98,但是柵極電極98可以包含任何數量的襯層、任何數量的功函數調整層和填充材料。構成柵極電極98的一些或全部層可以在凹槽94之間延伸,并且在通道層54與通道層58之間、通道層58與通道層62之間以及通道層62與通道層32之間延伸,取決于構成柵極電極的層和凹槽94的間隔。柵極電極98的形成可以通過原子層沉積、化學氣相沉積、物理氣相沉積、類似的工藝或前述的組合。在一些實施例中,柵極電極98的形成可以通過原子層沉積然后通過物理氣相沉積。

在填充凹槽94之后,可以進行例如化學機械研磨的平坦化工藝以移除柵極電極98的材料和柵極介電層96的多余部分,這些多余部分在第一層間介電質92的頂表面上方。柵極介電層96和柵極電極98的材料的剩余部分因此形成所得到的納米結構場效晶體管的替換柵極。柵極電極98和柵極介電層96可以統稱為“柵極堆疊”。柵極和柵極堆疊可以圍繞通道層58、通道層62和通道層32中的每一個。

區域50n和區域50p中的柵極介電層96的形成可以同時發生,使得每個區域中的柵極介電層96由相同的材料形成,并且柵極電極98的形成可以同時發生,使得每個區域中的柵極電極98由相同的材料形成。在一些實施例中,每個區域中的柵極介電層96可以由不同的工藝形成,使得柵極介電層96可以是不同的材料、及/或每個區域中的柵極電極98可以由不同的工藝形成,使得柵極電極98可以是不同的材料。當使用不同的工藝時,可以使用各種遮罩步驟來遮蔽和暴露出適當的區域。

雖然在圖20a中,柵極堆疊(例如柵極介電層96和柵極電極98)被繪示為在介電層110的底表面下方延伸,但是其他實施例可以具有其他配置。舉例來說,在圖21中,根據一些替代實施例,淺溝槽隔離區68的頂表面與介電層110的底表面齊平,并且柵極堆疊不在介電層110的底表面下方延伸。在其他實施例中,淺溝槽隔離區68的頂表面的高度可以高于介電層110的底表面的高度,并且柵極堆疊的底表面可以同樣地高于介電層110的底表面。使用上方在圖20a至圖20b中描述的方法,形成用于替換柵極的柵極介電層96和柵極電極98。

在圖22a~圖22b中,在第一層間介電質92上沉積第二層間介電質100。在一些實施例中,第二層間介電質100是通過可流動式化學氣相沉積方法形成的可流動膜。在一些實施例中,第二層間介電質100由介電材料形成,例如磷硅酸鹽玻璃(psg)、硼硅酸鹽玻璃(bsg)、摻雜硼的磷硅酸鹽玻璃(bpsg)、未摻雜的硅酸鹽玻璃(usg)或類似的材料,并且可以通過任何合適的方法來沉積,例如化學氣相沉積、等離子體輔助化學氣相沉積或類似的工藝。根據一些實施例,在形成第二層間介電質100之前,凹蝕柵極堆疊(包含柵極介電層96和對應的上方的柵極電極98),使得在柵極堆疊正上方和柵極密封間隔物80的相對部分之間形成凹槽。在凹槽中填充包含一或多層介電材料(例如氮化硅、氮氧化硅或類似的材料)的柵極遮罩102,然后進行平坦化工藝以移除在第一層間介電質92上方延伸的介電材料的多余部分。隨后形成的柵極接觸件(例如以下參照圖23a~圖23b討論的柵極接觸件104)穿過柵極遮罩102以接觸凹陷的柵極電極98的頂表面。

在圖23a~圖23b中,形成柵極接觸件104。柵極接觸件104可以物理地和電耦合到隨后形成的互連結構112(以下參照圖24討論)中的最底部金屬化圖案118。穿過第二層間介電質100和柵極遮罩102形成用于柵極接觸件104的開口。可以使用合適的光學光刻和蝕刻技術來形成開口。在開口中形成襯層(例如擴散阻擋層、粘著層或類似的層)和導電材料。襯層可以包含鈦、氮化鈦、鉭、氮化鉭或類似的材料。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳或類似的材料。可以進行例如化學機械研磨的平坦化工藝以從第二層間介電質100的表面移除多余的材料。剩余的襯層和導電材料在開口中形成柵極接觸件104。柵極接觸件104物理地和電耦合到柵極電極98。

圖24、圖25、圖26、圖27、圖28、圖29和圖32是根據各種實施例繪示背側電源導軌和互連結構的形成的各種剖面示意圖。這些步驟用于形成半導體裝置300。在圖24中,互連結構112可以形成在第二層間介電質100上。在一些實施例中,互連結構112包含在第二層間介電質100上方形成的電布線(electricalrouting)138。電布線138可以由介電材料(例如低介電常數介電材料)中的一或多層導電線形成,其具有導電導孔(conductivevias)將導電線的層相互連接。舉例來說,電布線138可以包含一至三層導電線。在其他實施例中,電布線138可以包含不同數量層的導電線。導電導孔可以延伸穿過介電質以提供導電線的層之間的垂直連接。可以經由任何合適的工藝(例如沉積、鑲嵌、雙鑲嵌或類似的工藝)形成電布線138。

在一些實施例中,使用鑲嵌工藝形成電布線138,其中利用光學光刻技術將相應的介電層圖案化和蝕刻,以形成與金屬化層及/或導孔的期望圖案相對應的溝槽。可以沉積可選的擴散阻擋及/或可選的粘著層,并且可以用導電材料填充溝槽。阻擋層的合適材料包含鈦、氮化鈦、氧化鈦、鉭、氮化鉭、氧化鈦或其他替代材料,而導電材料的合適材料包含銅、銀、金、鎢、鋁、前述的組合或類似的材料。在一實施例中,電布線138的形成可以通過沉積銅或銅合金的晶種層,并通過電鍍填充溝槽。可以使用化學機械平坦化(chemicalmechanicalplanarization,cmp)工藝或類似的工藝從相應的介電層的表面移除多余的導電材料并平坦化表面以用于后續處理。

在圖24中,僅繪示互連結構112中的最頂部金屬化圖案120和最底部金屬化圖案118。然而,應理解的是,互連結構112可以包含設置在任何數量的介電層中的任何數量的金屬化圖案。互連結構112可以電連接到柵極接觸件104。

接下來,使用合適的技術將載體基底116接合至互連結構112的頂表面,例如介電對介電接合(dielectric-to-dielectricbonding)或類似的技術。載體基底116可以是玻璃載體基底、陶瓷載體基底、晶片(例如硅晶片)或類似的基底。

在各種實施例中,可以使用合適的技術將載體基底116接合至互連結構112,例如介電對介電接合或類似的技術。介電對介電接合可以包含分別在互連結構112的頂表面和載體基底116的底表面上使用接合層114a和接合層114b。在一些實施例中,接合層114a和接合層114b可各自包含分別通過沉積工藝(例如化學氣相沉積(cvd)、物理氣相沉積(pvd)或類似的工藝)形成在互連結構112的頂表面和載體基底116的底表面上的氧化硅。在其他實施例中,可以通過熱氧化載體基底116上的硅表面來形成接合層114b。在替代實施例中,接合層114a和接合層114b可以包含氮氧化硅、氮化硅或類似的材料。

在接合之前,可以對接合層114a或114b中的至少一個進行表面處理。表面處理可以包含等離子體處理。等離子體處理可以在真空環境中進行。在等離子體處理之后,表面處理可以進一步包含可以施加到接合層114a及/或接合層114b的清潔工藝(例如用去離子水清洗(rinse)或類似的工藝)。然后,將載體基底116對準互連結構112,并且將兩者彼此壓在一起以啟動載體基底116到互連結構112的預接合(pre-bonding)。預接合可以在室溫下(約21度至約25度)進行。在預接合之后,可以將隨后的退火步驟應用于半導體裝置300。舉例來說,這可以通過將半導體裝置300加熱到約170度至約500度的溫度來完成。

在圖25中,翻轉半導體裝置300使基底50的表面134暴露出來。接下來,如圖25~圖26所示,可以對基底50施加薄化工藝。薄化工藝可以包含在基底50的表面134上進行的磨削(grinding)或化學機械研磨工藝、回蝕刻工藝或其他合適的工藝。薄化工藝可以暴露出淺溝槽隔離區68、介電層110、柵極介電層96和外延源極/漏極區90。在薄化工藝期間,可以使用對重摻雜的p型區244、輕摻雜的p型區242和硅鍺層240具有不同化學機械研磨選擇性的化學機械研磨工藝。摻質的濃度和類型可以影響化學機械研磨工藝期間的移除速率,因此可以控制移除速率以實現所需的最終厚度。在平坦化工藝之后,介電層110和外延源極/漏極區90的頂表面是齊平的。在此薄化工藝之后,介電層110的厚度t1可以在約6nm至20nm的范圍。提供具有此厚度的介電層110可以具有優點。舉例來說,提供較薄的介電層110可能使得由在納米結構場效晶體管的通道層與基底50之間的介電層110所提供的隔離不足。這樣不足的隔離可能導致柵極至電源導軌短路。提供較厚的介電層110可能需要沉積低效率的較厚介電層132(以上參照圖13討論)以填充凹槽130,增加制造成本并降低產率。

在圖27中,在介電層110和外延源極/漏極區90上方沉積隔離層128。隔離層128可以由介電材料形成,并且可以通過任何合適的方法沉積,例如化學氣相沉積、等離子體輔助化學氣相沉積(pecvd)或類似的工藝。隔離層128可以包含氧化硅、氮氧化硅、氮化硅或類似的材料。穿過隔離層128形成用于隨后形成的接觸導孔122(以下參照圖28討論)的開口160。可以使用合適的光學光刻和蝕刻技術來形成開口160。

在圖28中,形成接觸導孔122。接觸導孔122可以包含開口160中的襯層(例如擴散阻擋層、粘著層或類似的層)和導電材料。先沉積襯層,并且可以包含鈦、氮化鈦、鉭、氮化鉭或類似的材料。接下來,用導電材料填充開口160。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳或類似的材料。接觸導孔122的底部與介電層110的頂表面重疊,并且物理地和電耦合到外延源極/漏極區90。可以進行例如化學機械研磨的平坦化工藝以從隔離層128的表面移除多余的導電材料,使得接觸導孔122的頂表面和隔離層128的頂表面是齊平的。可以進行退火工藝以在接觸導孔122與外延源極/漏極區90之間的界面處形成硅化物區126。介電層110的有利部件在于其提供絕緣,使得接觸導孔122可以與通道層54重疊。因此,可以增加接觸導孔122的接觸面積(例如大于外延源極/漏極區90的寬度),其改善對準容許度、增加制造效率、并減少缺陷。另外,介電層110通過將接觸導孔122與納米結構場效晶體管的通道層(例如通道層54、通道層58、通道層62和通道層32)隔離,防止納米結構場效晶體管的通道層與隨后形成的電源導軌124(以下參照圖29討論)之間的短路。

在圖29中,形成電源導軌124。通過在圖28所示的結構上方沉積導電材料來形成電源導軌124。在一些實施例中,電源導軌124包含金屬層,其可以是單層或包含由不同材料形成的多個子層的復合層。在一些實施例中,電源導軌124包含銅、鋁、鈷、鎢、鈦、鉭、釕或類似的材料。可以使用例如物理氣相沉積、鍍覆(plating)或類似的工藝來形成電源導軌124。電源導軌124經由接觸導孔122物理地和電耦合到外延源極/漏極區90。隨后,可以對電源導軌124的表面162進行平坦化工藝(例如化學機械研磨(cmp)、磨削、回蝕刻或類似的工藝)。由于此薄化工藝,電源導軌124的厚度t2可以在約10nm至約20nm的范圍。如圖29所示,在互連結構112和電源導軌124之間的半導體裝置300的一部分稱為結構136。

圖30a繪示參照前面圖29的半導體裝置300的局部剖面示意圖,沿著類似于參照圖1所示的剖面b-b’或c-c’的線。如圖30a所示,介電層110的底部可以與接觸導孔122的頂部重疊。介電層110的厚度t1可以在約6nm至20nm的范圍。電源導軌124的厚度t2可以在約10nm至約20nm的范圍。接觸導孔122的厚度t3可以在約20nm至約40nm的范圍。

圖30b繪示參照前面圖29的半導體裝置300的局部剖面示意圖,沿著類似于參照圖1所示的剖面d-d’的線。圖30b繪示彼此相鄰的區域50n和區域50p中的外延源極/漏極區90。區域50n可以用于形成n型裝置,例如nmos晶體管,例如n型納米結構場效晶體管。區域50p可以用于形成p型裝置,例如pmos晶體管,例如p型納米結構場效晶體管。接觸導孔122的寬度w1可以在約10nm至20nm的范圍。電源導軌124的寬度w2可以在約20nm至約40nm的范圍。在納米結構場效晶體管的背側而不是納米結構場效晶體管的前側上形成電源導軌124允許使用較大的電源導軌寬度,其有助于降低電阻。舉例來說,電源導軌124的寬度w2可以是前側電源導軌的寬度的兩倍以上。當在納米結構場效晶體管的背側上形成電源導軌時,可以實現更大的電源導軌寬度,因為電源導軌區不受形成在納米結構場效晶體管前側上的第一金屬層互連的限制。

圖31繪示半導體裝置600的局部剖面示意圖,沿著類似于參照圖1所示的剖面b-b’或c-c’的線。半導體裝置600是半導體裝置300的另一實施例(先前在圖29中繪示)。如圖31所示,介電層110的底部可以與接觸導孔122的頂部重疊。介電層110、通道層54、通道層58、通道層62和通道層32可以各自具有梯形形狀,使得介電層110、通道層54、通道層58、通道層62和通道層32中的每一個的底表面的寬度大于介電層110、通道層54、通道層58、通道層62和通道層32中的每一個的對應頂表面的寬度。接觸導孔122的寬度可以大于外延源極/漏極區90的底表面(例如外延源極/漏極區90之面向并直接接觸接觸導孔122的表面)的寬度。此外,在源極/漏極區90的與接觸導孔122相反的表面上,外延源極/漏極區90可以比接觸導孔122寬。

圖32繪示剖面示意圖,其根據各種實施例繪示互連結構、凸塊下金屬層(ubm)和電連接器的形成。這些步驟用于形成半導體裝置300。在圖32中,互連結構148可以形成在結構136(前面在圖29中描述)和電源導軌124上。在一些實施例中,互連結構148包含形成在結構136和電源導軌124上方的電布線146。電布線146可以由介電材料(例如低介電常數介電材料)中的一或多層導電線形成,其具有導電導孔將導電線的層相互連接。舉例來說,電布線146可以包含一至三層導電線。在其他實施例中,電布線146可以包含不同數量層的導電線。導電導孔可以延伸穿過介電質以提供導電線的層之間的垂直連接。可以經由任何合適的工藝(例如沉積、鑲嵌、雙鑲嵌或類似的工藝)形成電布線146。

在一些實施例中,使用鑲嵌工藝形成電布線146,其中利用光學光刻技術將相應的介電層圖案化和蝕刻,以形成與金屬化層及/或導孔的期望圖案相對應的溝槽。可以沉積可選的擴散阻擋及/或可選的粘著層,并且可以用導電材料填充溝槽。阻擋層的合適材料包含鈦、氮化鈦、氧化鈦、鉭、氮化鉭、氧化鈦或其他替代材料,而導電材料的合適材料包含銅、銀、金、鎢、鋁、前述的組合或類似的材料。在一實施例中,金屬層的形成可以通過沉積銅或銅合金的晶種層,并通過電鍍填充溝槽。可以使用化學機械平坦化(cmp)工藝或類似的工藝從相應的介電層的表面移除多余的導電材料并平坦化表面以用于后續處理。

在圖32中,僅繪示互連結構148中最頂部金屬化圖案144和最底部金屬化圖案142。然而,應理解的是,互連結構148可以包含設置在任何數量的介電層中的任何數量的金屬化圖案。可以在互連結構148上方形成介電層150。介電層150可以包含聚合物,例如聚苯并雙唑(pbo)、聚酰亞胺(polyimide)、苯環丁烯(bcb)或類似的材料。替代地,介電層150可以包含非有機介電材料,例如氧化硅、氮化硅、碳化硅、氮氧化硅或類似的材料。

圖32還繪示根據一些例示性實施例的凸塊下金屬層152和電連接器154的形成。電連接器154的形成可以包含將焊球放置在凸塊下金屬層152的露出部分上,然后使焊球回焊。在替代實施例中,電連接器154的形成包含進行鍍覆步驟以在最頂部金屬化圖案144上方形成焊料區,然后使焊料區回焊。電連接器154還可以包含金屬柱、或金屬柱和焊帽(soldercaps),其也可以經由電鍍形成。電連接器154可以電連接到一或多個電源導軌124。

圖33繪示根據本公開實施例的例示性實施例的晶片10的俯視圖。晶片10包含第一電路202、第二電路204、第三電路206和第四電路208。第一電路202和第二電路204彼此相鄰且各自包含納米結構場效晶體管。第三電路206和第四電路208也彼此相鄰且各自包含納米結構場效晶體管,其與單個柵極接觸件104共享共柵極堆疊。第一電路202和第三電路206各自包含p型納米結構場效晶體管,并且第二電路204和第四電路208各自包含n型納米結構場效晶體管。第二電路204和第三電路206彼此電性隔離。圖33還繪示電源導軌124和每個電源導軌124的寬度w2,以及接觸導孔122物理地和電耦合到外延源極/漏極區90。還繪示互連結構112中的最底部金屬化圖案118。通過將電源導軌從前側移到后側,有利部件可以包含能夠增加最底部金屬化圖案118的密度以及增加柵極密度。舉例來說,相較于使用前側電源導軌時的柵極密度,電源導軌124可以允許柵極密度增加超過6%。

本公開實施例中的一些實施例具有一些有利部件。在納米結構場效晶體管的背側上形成電源導軌結合形成在納米結構場效晶體管的塊體區之間延伸的介電層,并且納米結構場效晶體管的柵極和通道區中的每一個可以包含允許形成電源導軌的寬度可以大于前側電源導軌寬度兩倍的能力。較大的電源導軌寬度隨后允許增加第一金屬層互連密度,并且相較于使用前側電源導軌時的柵極密度,柵極密度增加超過6%。此外,較寬的電源導軌寬度可以包含降低電阻的能力。

根據一實施例,半導體裝置包含電源導軌;在電源導軌上方的介電層;在介電層上方的第一通道區;在第一通道區上方的第二通道區;在第一通道區和第二通道區上方的柵極堆疊,其中柵極堆疊更設置在第一通道區和第二通道區之間;以及鄰近柵極堆疊并電連接到電源導軌的第一源極/漏極區。在一實施例中,介電層的側壁是凸的或凹的。在一實施例中,第一源極/漏極區經由接觸導孔電連接到電源導軌。在一實施例中,接觸導孔的頂表面直接接觸介電層的底表面。在一實施例中,半導體裝置還包含在接觸導孔和第一源極/漏極區之間的硅化物區。在一實施例中,介電層的厚度在6nm至20nm的范圍。在一實施例中,介電層包含氧化硅、氮化硅、氮碳化硅、氮氧碳化硅、金屬氧化物或前述的組合。在一實施例中,柵極堆疊在介電層的側壁上方延伸。

根據一實施例,方法包含:在半導體基底上方依序沉積im电竞官方网站層、第一半導體層、第二半導體層和第三半導體層;移除im电竞官方网站層以形成第一凹槽;在第一凹槽中沉積介電層;形成延伸穿過介電層的外延源極/漏極區;移除第二半導體層以形成第二凹槽;形成在第三半導體層的頂表面以及第三半導體層和第一半導體層的側壁上方延伸的柵極堆疊,其中柵極堆疊填充第二凹槽;使半導體基底的表面薄化以暴露出外延源極/漏極區和介電層;形成連接到外延源極/漏極區的導電接觸件;以及在介電層的與第一半導體層相反的一側上形成背側電源導軌,其中背側電源導軌經由導電接觸件電連接至外延源極/漏極區。在一實施例中,介電層使背側電源導軌與第一半導體層絕緣。在一實施例中,im电竞官方网站層的第一鍺濃度低于第二半導體層的第二鍺濃度。在一實施例中,第一鍺濃度在1010原子/cm3至約1015原子/cm3的范圍,并且第二鍺濃度在1020原子/cm3至約1035原子/cm3的范圍。在一實施例中,在導電接觸件接觸外延源極/漏極區的界面處,導電接觸件比外延源極/漏極區寬。在一實施例中,im电竞官方网站層的移除包含:使用蝕刻劑蝕刻第二半導體層的側壁,蝕刻劑以比im电竞官方网站層更快的速率蝕刻第二半導體層;在第二半導體層的側壁上形成間隔物;以及蝕刻im电竞官方网站層,其中在蝕刻im电竞官方网站層的同時,間隔物覆蓋第二半導體層的側壁。

根據一實施例,半導體裝置包含電源導軌;在電源導軌上方的第一通道區;在第一通道區上方的第二通道區;在第一通道區和電源導軌之間延伸的隔離層;在第一通道區、第二通道區和隔離層上方的柵極堆疊,其中柵極堆疊的一部分更設置在第一通道區和第二通道區之間;鄰近柵極堆疊的第一源極/漏極區,第一源極/漏極區延伸穿過隔離層;以及直接接觸電源導軌的接觸插塞,其中接觸插塞將電源導軌電連接到第一源極/漏極區。在一實施例中,半導體裝置還包含直接接觸電源導軌的第一互連結構;第二互連結構,其中第一互連結構和第二互連結構在電源導軌的相反側;以及在第一互連結構上方的第一多個導電部件,其中第一多個導電部件包含電耦合到電源導軌的焊料區。在一實施例中,隔離層將電源導軌與第一通道區電隔離。在一實施例中,接觸插塞的頂表面直接接觸隔離層。在一實施例中,接觸插塞的第一寬度小于電源導軌的第二寬度。在一實施例中,半導體裝置還包含在隔離層和電源導軌之間延伸的介電層。

以上概述數個實施例的部件,使得本技術領域中技術人員可以更加理解本公開實施例的面向。本技術領域中技術人員應該理解,他們能以本公開實施例為基礎,設計或修改其他工藝和結構,以達到與在此介紹的實施例相同的目的及/或優點。本技術領域中技術人員也應該理解到,此類等效的結構并未悖離本公開實施例的精神與范圍,并且他們能在不違背本公開實施例的精神和范圍下,做各式各樣的改變、取代和調整。

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